Digital 회로설계실무 (3판)

PART 1. Digital 회로설계를 시작하기 위해 필요한 지식들

제1과 Digital 회로설계를 시작하기 위한 사전학습

1.1 Analog신호와 Digital신호 이해하기

1.2 Digital 회로 기초

1.3 Digital 회로 설계 개요

PART 2. Verilog HDL로 설계하기

제2과 Verilog HDL 학습 1 : VIVADO Tool을 활용한 설계 과정 익히기

2.1 <2 Input AND Gate>구현을 위한 Verilog HDL 학습

2.2 <2 Input AND Gate>구현을 위한 VIVADO Tool 실습

제3과 Verilog HDL 학습 2 : 조합회로1 (Gate, Multiplexer)

3.1 Gate, Multiplexer 구현을 위한 Verilog HDL 학습

3.2 Gate, Multiplexer 구현을 위한 Verilog HDL 실습

제4과 Verilog HDL 학습 3 : 조합회로2 (산술연산), 계층구조

4.1 산술연산과 7 Segment Decoder 구현을 위한 Verilog HDL 학습

4.2 산술연산과 7 Segment Decoder 구현을 위한 Verilog HDL 실습

제5과 Verilog HDL 학습 4 : 순차회로 (D-F/F, Register, Counter)

5.1 순차회로 설계를 위한 Verilog HDL 학습

5.2 순차회로 설계를 위한 Verilog HDL 실습

PART 3. Verilog HDL로 구현하기

제6과 실습장비 Hardware 익히기 1: LED, 7 Segment

6.1 Tact Switch와 LED 표시 실습

6.2 Rotary Switch와 LED 표시 실습

6.3 Counter값 LED로 표시하기 실습

6.4 Seven Segment 표시하기 실습

제7과 실습장비 Hardware 익히기 2: Key matrix

7.1 Key Scan 제어회로 설계하기

7.2 Key Value Assign 회로 설계하기

7.3 8 digit BCD data 생성 회로 설계하기

7.4 8 digit segment control 회로 설계하기

7.5 Key Matrix Display 회로에 대한 Top Module 구성하기

7.6 Key Matrix Display회로에 대한 Hardware Test

7.7 VIVADO lntegrated Logic Analyzer를 활용한 Hardware Test

PART 4. 설계 Project 수행하기(과제에 대한 개념 정의부터 설계, 구현, 검증까지)

제8과 Project 1 : Stop Watch

8.1 Key Control Module에 대한 설계

8.2 Counter Module에 대한 설계

8.3 Hexa to BCD 변환 Module에 대한 설계

8.4 BCD to 7 Segment 변환 Module에 대한 설계

8.5 Stop Watch Top Module에 대한 설계 및 보드 Test

제9과 Project 2 : UART

9.1 UART 송신 모듈 설계

9.2 UART 수신 모듈 설계

9.3 UART 통신을 활용한 Data 송수신의 응용

9.4 UART 통신 Test를 위한 고려

9.5 UART 송수신 회로에 대한 Hardware Test

제10과 Project 3 : 4칙 연산 계산기

10.1 4칙 연산 계산기 개요

제11과 Project 4 : Alarm기능 시계

11.1 Alarm기능 시계 개요

제12과 후속 학습을 위한 안내

부록 1 Xilinx VIVADO Tool 설치하기

부록 2 Xilinx LUT(Look Up Table) 이해하기

부록 3 FPGA와 MICOM

부록 4 실습장비 JFK-100A Board 활용을 위한 자료

부록 5 양방향 입출력 Port 구현을 위한 Verilog HDL

부록 6 Flash Memory로 Booting하기

부록 7 개발문서 정리하기

부록 8 XILINX IP 활용하기

부록 9 Error Message 추적하기

부록 10 begin ~ end의 활용하기

부록 11 Timing Simulation

부록 12 Global Buffer 활용하기

Digital 회로설계는 어느 정도의 논리적인 사고능력만 있으면 사전 지식이 많지 않아도 누구나 접근이 가능한 분야이다. 이 교재는 Verilog HDL을 사용하여 Digital 회로설계를 하기 위해 필수적으로 알아야 할 내용들을 소개하는 것에서부터 시작하여, 설계해야 할 내용에 대한 기능을 정의하고, 회로를 설계하여 Hardware로 구현하는 Digital 회로설계의 모든 과정을 충실하게 학습할 수 있도록 기획되었다.

Verilog HDL은 Digital회로를 구현하기 위해 고안된 Programming 언어체계인데, 구현할 대상인 Digital회로의 특성에 맞도록 문법체계가 형성되어 있다. Verilog HDL은 And Gate나 D Flip Flop, Counter등의 Digital회로를 구현함에 목적이 있다는 점에서 구현할 대상이 컴퓨터 환경인 C언어나 다른 Programming 언어와는 구별되는 특징을 갖는다.

본 교재는 단순히 Verilog HDL의 문법을 소개하거나, XILINX VIVADO Tool에 대한 사용법을 알려주는 단계를 넘어서 Digital회로를 설계하는 방법을 익힘으로써, 스스로 Verilog HDL을 사용하여 Digital 회로를 설계하고 구현하는 능력을 육성함에 중점을 두고 기획된 교재이다. 이 교재를 따라 충실하게 학습하고 나면, Digital 회로로 구현해 보고 싶은 기능이 생각났을 때 어떤 과정을 거쳐서 Digital Hardware로 제작할 것인가에 대해 스스로 접근할 수 있는 능력을 갖추게 될 것이다.

이 교재는 크게 4부분과 부록으로 구성되어 있다.

Part 1 : Digital 회로설계를 시작하기 위해 필요한 지식들

Part 2 : Verilog HDL로 설계하기

Part 3 : Verilog HDL로 구현하기

Part 4 : 설계 Project 수행하기

부록

Part 1은 Verilog HDL로 Digital회로 설계를 시작하기 위해서 미리 알고 있어야 할 필수적인 내용들을 소개하고 있으며, Part 2는 Digital회로를 설계하기 위해 반드시 알아야 할 Verilog HDL문법의 필수적인 내용들을 학습하게 되는데 이미 알고 있거나 쉽게 이해할 수 있는 Digital 회로의 사례를 중심으로 습득하게 된다. Verilog HDL 문법을 익히고, 스스로 Digital회로에 대한 Verilog HDL Code를 작성해 보고 Simulation을 통해 Verilog HDL의 동작을 이해하는 과정을 반복하는 형태로 Verilog HDL을 쉽게 학습할 수 있도록 구성되었다.

Part 3은 Verilog HDL로 설계된 회로의 동작을 검증하기 위하여, XILINX FPGA Chip이 장착된 실습기자재를 활용하여 Hardware로 동작을 확인하는 과정을 학습할 수 있도록 구성되었는데, 특히 XILINX사에서 제공하는 Integrated Logic Analyzer 기능을 활용하여 동작중인 FPGA Chip 내부의 신호들의 상태를 관측하는 방법을 학습할 수 있다.

Part 4는 Part 1 ~ Part 3을 통해 학습한 내용을 기반으로 Digital회로를 Verilog HDL로 설계하고 Hardware로 구현하는 과제들을 수행하게 된다. 앞에서 학습한 내용들을 활용하여 Digital회로를 설계함에 있어서 개념 정리에서부터 FPGA Chip이 장착된 Hardware로 구현하기까지의 모든 과정을 Project 형식으로 수행해 봄으로써 Digital 회로설계 실무능력을 갖출 수 있도록 구성되었다.

부록에는 독자들에게 Digital회로 설계와 관련된 유용한 정보를 제공하기 위하여 아래의 내용들을 수록하였다.

부록 1. XILINX VIVADO Tool 설치하기.

부록 2. XILINX LUT(Look Up Table) 이해하기.

부록 3. FPGA와 MICOM.

부록 4. 실습 장비 JFK-100A Board 활용을 위한 자료.

부록 5. 양방향 입출력 Port 구현을 위한 Verilog HDL.

부록 6. Flash Memory로 Booting하기.

부록 7. 개발문서 정리하기.

부록 8. XILINX IP 활용하기.

부록 9. Error Message 추적하기.

부록 10. begin ~ end 구문 응용하기.

부록 11. Timing Simulation.

부록 12. Global Buffer 활용하기.

 부록 1에서는 Xilinx VIVADO Tool에 대한 설치방법을 상세하게 소개하였는데, 여러분은 XILINX사에서 제공하는 무료 License인 WebPACK License를 사용하여 본 교제에서 소개하는 모든 내용을 학습할 수 있다. XILINX VIVADO Tool은 Windows7 혹은 Windows8이나 Windows10의 64bit OS에서만 동작된다는 점에 유의하여 설계하려는 PC의 환경을 구축하여야 한다.

이 교재에서 학습할 VIVADO Tool은 2020년 2월 기준으로 XILINX사의 최신 FPGA Series인 7 Series를 지원하기 위해 개발된 최신 FPGA개발용 Tool인 VIVADO 2019.2 Version이다. Spartan6나 그 이전의 FPGA Series는 ISE Tool을 사용하여야 하며, ISE Tool에서는 Artix7이나 Spartan7, ZYNC7, VIRTEX7 등의 최신 7 Series는 개발할 수 없다.

 부록 2에서는 XILINX FPGA에서 조합회로를 구현하는 핵심 Library인 LUT(Look Up Table)의 동작에 대한 원리를 소개하였다.

 부록 3에서는 Digital제어장치에 대한 개발 Engineer가 자신이 원하는 기능을 설계하여 현장에서 직접 Hardware로 구현할 수 있는 대표적인 반도체인 FPGA와 MICOM의 특징과 차이점을 소개하여 어떤 환경에서 어떤 종류의 반도체를 채택할 것인가에 대한 이해를 돕도록 하였다.

 부록 4에서는 본 교재에서 활용되고 있는 FPGA인 XC7A15T를 장착한 실습장비 JFK-100A Board의 Hardware에 대한 자료를 제공하였다. 독자들은 이 Hardware 자료를 활용하여 이 교재의 학습내용을 구현해 보는 것 뿐만 아니라 이 Hardware를 활용하여 독자가 생각하는 다양한 Application을 구현해 볼 수 있도록 하였다.

 부록 5에서는 양방향 입출력 신호를 처리하기 위한 Verilog HDL 문법을 소개하였고,

 부록 6에서는 Flash Memory에서 FPGA로 Booting하는 방법을 소개함으로써 Hardware의 전원을 켰을 때 자동 Booting하는 방법을 제시하였다.

 부록 7에서는 개발의 결과물을 재활용함에 있어서 중요한 요소인 문서 정리에 대해 소개하였다.

 부록 8에서는 XILINX에서 제공하는 IP들을 활용하여 설계에 반영하는 방법에 대하여 소개하였고, 부록 9에서는 VIVADO Tool을 사용하다가 발생하는 Error Message를 활용하여 오류의 원인을 찾는 방법을 소개하였고, 부록 10에서는 Verilog HDL의 문법 중 begin ∼ end를 효과적으로 활용하는 방법에 대해 소개하였다.

 부록 11에서는 Verilog HDL로 설계한 회로에 대하여 Synthesis와 Implementation을 마친 후에 Logic Delay와 Routing Path Delay가 반영된 Timing Simulation을 통하여 FPGA에서 실제 작동하는 전달지연시간이 반영된 Simulation을 통해 회로의 Timing적 안정성을 확인하는 방법을 소개하였다.

 부록 12에서는 XILINX FPGA에서 Clock Chain에 발생하는 FAN Out문제를 해결하기 위해 제공하는 Global Buffer를 Verilog HDL에서 활용하는 방법을 소개하였다.

Verilog HDL의 구문에는 회로의 동작을 검증하기 위해서 고안된 Simulation만 가능한 구문들과 회로합성을 통해 Digital회로로 구현이 가능한 구문들이 포함되어 있다. 예를 들어서 어떤 신호에 10ns 지연을 시키는 구문은 Simulation에서는 유용하게 활용될 수 있지만 정확하게 10ns를 지연시켜 줄 수 있는 회로는 구현이 불가능하다. 이런 점들 때문에 처음 Verilog HDL로 학습을 시작하는 분들 가운데 회로구현을 목표로 하는 분들은 적잖이 혼란을 겪기도 한다. 또한 XILINX VIVADO Tool에서 제공하는 Simulation Tool도 Simulation만을 위한 목적으로 고안된 Verilog HDL구문은 처리하지 못하는 경우가 많다.본 교재에서 다루는 모든 Verilog HDL문법과 구문은 회로합성이 가능한 구문들로 구성되어 있으며 필자가 VIVADO Tool에서 Simulation 및 회로 합성을 거쳐 검증된 구문들 만을 사용하였으므로 회로합성을 목표로 학습하는 분들에게는 유용한 예제들로 활용이 가능할 것이다.

아울러, 이 책을 학습하면서 이 책의 내용을 중심으로 Youtube에서 연재중인 “디지털회로설계실무” 동영상 강의를 병행하여 학습하면 학습하는데 더 큰 유익을 얻을 수 있을 것이다.

이 책의 학습자들이 이 교재의 안내를 따라 차분하게 학습하여, 스스로가 생각하는 Digital Hardware를 구현할 능력을 갖추어 실력 있는 Engineer로 성장할 뿐 아니라, 스스로 고안한 제품이나, Digital System을 개발하여 제공하는 자기만의 사업 분야를 이루어 나가는 데에 작은 도움이 되기를 바라는 바이다.

이 책이 출간되기까지 출판의 모든 과정에 있어서 아낌없는 지원을 보내주신 송광헌 복두출판사 사장님과, XILINX와 관련하여 기술적인 도움이 필요할 때마다 성심껏 지원을 해주신 XILINX Korea 김홍철 이사님께 깊은 감사를 드린다.