CMOS 레이아웃 설계(1판)

제1장 CMOS 레이아웃 설계 입문

1.1 MOS 트랜지스터 기초

1.2 공정과 레이아웃

1.3 레이아웃 설계 규칙

제2장 레이아웃 설계 기본 실습

2.1 MyChip Station 소개

2.1.1 레이아웃 편집

2.1.2 레이아웃 검증

2.2 MOS 트랜지스터 레이아웃 설계 실습

2.2.1 NMOS 트랜지스터

2.2.2 PMOS 트랜지스터

2.3 각종 콘택 레이아웃 설계 실습

2.3.1 active contact 설계 실습

2.3.2 poly contact 설계 실습

2.3.3 substrate contact 설계 실습

2.3.4 well contact 설계 실습

2.4 배치 및 배선 실습

2.4.1 셀 배치 실습

2.4.2 폴리 및 메탈 배선 실습

제3장 기본 게이트 레이아웃 실습

3.1 인버터 레이아웃 실습

3.2 NAND 레이아웃 실습

3.3 NOR 레이아웃 실습

3.4 AND/OR 레이아웃 실습

3.4.1 2-입력 AND 게이트

3.4.2 2-입력 OR 게이트

3.5 XOR 레이아웃 실습

제4장 디지털 블록 레이아웃 실습

4.1 플립-플롭 레이아웃 실습

4.1.1 RS 플립-플롭

4.1.2 JK 플립-플롭

4.2 반가산기/전가산기 레이아웃 실습

4.3 곱셈기(4×4 배열) 레이아웃 실습

제5장 CMOS 아날로그 레이아웃 실습

5.1 바이어스 회로 레이아웃 실습

5.2 차동 증폭기 레이아웃 실습

부록 : 레이아웃 설계 규칙 (Layout Design Rule)

현재는 거의 모든 전기・전자 관련 제품에 반도체 칩(chip) 또는 IC(Integrated Circuit; 집적회로)라고 불리는 반도체 부품이 사용된다고 해도 과언이 아니다. 이러한 칩을 제작하기 위해서는 회로 및 로직 설계가 먼저 이루어지고, 그 결과물을 반도체 공정 라인에서 대량 생산하기 위한 기본 틀이라고 할 수 있는 마스크(mask)를 만드는 것이 필요하다. 보통 칩 하나를 만들기 위해서는 수십 장의 마스크가 요구되는데 마스크의 패턴에 따라서 제작되는 칩의 동작 특성이 결정되며 그 패턴은 반도체 칩의 생산에 직접적이면서도 결정적인 영향을 주게 된다. 이러한 마스크를 제작하기 위한 밑그림 작업이라고 볼 수 있는 반도체 레이아웃 설계는 양호한 특성을 갖는 반도체 칩의 양산을 위한 매우 중요한 작업이라고 볼 수 있다. 특히 최근의 전기・전자 산업 변화에 따른 다양한 필요성으로 인해 회로의 복잡성 증가, 동작 속도와 집적도의 증가, 제품의 다양화 및 라이프 사이클 감소 등의 상황은 많은 반도체 레이아웃 설계 엔지니어를 요구하고 있다.

본서는 이러한 관점에서, 반도체 레이아웃 설계 분야에 초점을 맞추어 CMOS 공정을 바탕으로 한 레이아웃 설계에 대한 내용을 실습 위주로 진행하면서 반도체 설계 절차를 이해하고 레이아웃 설계 기법을 익히는 것을 목적으로 하였다. 본서의 구성은 CMOS 레이아웃 설계 입문으로 시작하여, MOS 트랜지스터의 기본 레이아웃 설계, 인버터를 비롯한 여러 가지 디지털 기본 게이트 레이아웃 설계, 디지털 블록 레이아웃 실계, 그리고 차동 증폭기 레이아웃 실습을 위한 CMOS 아날로그 레이아웃 설계를 실습 위주로 진행하면서 주어진 회로도에 맞는 효율적인 레이아웃 설계 방법과 절차를 숙련하도록 작성하였다.

미흡한 부분이 많지만 본서가 반도체 레이아웃 설계를 실습을 통해 익히고자 하는 여러분들에게 도움이 되기를 바라며, 본서가 출간되기까지 수고해주신 복두출판사 관계자 분들의 노고에 감사드린다.